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        Synopsys Chip Synthesis設(shè)計(jì)邏輯綜合與DFT Compiler培訓(xùn)
  培養(yǎng)對象
  1.理工科背景,有志于數(shù)字集成電路設(shè)計(jì)工作的學(xué)生和轉(zhuǎn)行人員;
  2.需要充電,提升技術(shù)水平和熟悉設(shè)計(jì)流程的在職人員;
  3.集成電路設(shè)計(jì)企業(yè)的員工內(nèi)訓(xùn)。
   入學(xué)要求

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識:
        ◆電路系統(tǒng)的基本概念。

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       堅(jiān)持小班授課,為保證培訓(xùn)效果,增加互動(dòng)環(huán)節(jié),每期人數(shù)限3到5人。
   上課時(shí)間和地點(diǎn)
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Synopsys Chip Synthesis與DFT:2025年7月14日..用心服務(wù)..........--即將開課--...............................(歡迎您垂詢,視教育質(zhì)量為生命!)
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       ◆在讀學(xué)生憑學(xué)生證,可優(yōu)惠500元。
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        1、培訓(xùn)過程中,如有部分內(nèi)容理解不透或消化不好,可免費(fèi)在以后培訓(xùn)班中重聽;
        2、課程完成后,授課老師留給學(xué)員手機(jī)和Email,保障培訓(xùn)效果,免費(fèi)提供半年的技術(shù)支持。
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會。

        Synopsys Chip Synthesis設(shè)計(jì)邏輯綜合與DFT Compiler培訓(xùn)

第一階段

Synopsys Chip Synthesis 設(shè)計(jì)邏輯綜合?

 簡介
  DC是業(yè)界優(yōu)秀的設(shè)計(jì)綜合工具,將行為級描述的設(shè)計(jì)在一定的規(guī)約下轉(zhuǎn)化為邏輯結(jié)構(gòu)。采用行為級描述可以提高邏輯設(shè)計(jì)的層次,減低邏輯設(shè)計(jì)的復(fù)雜度,提高設(shè)計(jì)效率。本門課程覆蓋了ASIC綜合設(shè)計(jì)的過程--從掌握用HDLVerilog and VHDL)設(shè)計(jì)到產(chǎn)生后的門級網(wǎng)表。試驗(yàn)中VerilogVHDL的實(shí)例都有講解。

  ● 主要內(nèi)容
   ◎ 創(chuàng)建一個(gè)有時(shí)序驅(qū)動(dòng)的設(shè)計(jì)
   ◎ 創(chuàng)建設(shè)計(jì)約束
   ◎ 設(shè)計(jì)綜合及優(yōu)化
   ◎ 時(shí)序分析

  ● 適用以下人員
   ◎ 具有數(shù)字IC設(shè)計(jì)的知識;
   ◎ 了解Verilog VHDL

第二階段

Synopsys DFT Compiler?

● 課程簡介:
    DFT Compiler提供獨(dú)創(chuàng)的"一遍測試綜合"技術(shù)和解決方案。它和Design Compiler、Physical Compiler系列產(chǎn)品集成在一起的,包含功能強(qiáng)大的掃描式可測性設(shè)計(jì)分析、綜合和驗(yàn)證技術(shù)。DFT Compiler可以使設(shè)計(jì)者在設(shè)計(jì)流程的前期,方便的實(shí)現(xiàn)高質(zhì)量的測試分析,確保時(shí)序要求和測試覆蓋率要求同時(shí)得到滿足。DFT Compiler同時(shí)支持RTL級、門級的掃描測試設(shè)計(jì)規(guī)則的檢查,以及給予約束的掃描鏈插入和優(yōu)化,同時(shí)進(jìn)行失效覆蓋的分析。
   TetraMAX ATPG是業(yè)界功能強(qiáng)、易于使用的自動(dòng)測試向量生成工具。針對不同的設(shè)計(jì),TetraMAX可以在短的時(shí)間內(nèi),生成具有高故障覆蓋率的小的測試向量集。TetraMAX支持全掃描、或不完全掃描設(shè)計(jì),同時(shí)提供故障仿真和分析能力。  

● 主要內(nèi)容:
   1、 深刻理解DFTC和TetraMAX中測試的概念,在邏輯中怎樣用D算法查找目標(biāo)缺陷,明白為什么掃描路徑對于支持ATPG是必須的,以及ATE怎樣執(zhí)行一個(gè)ATPG測試模式。
   2、 在基本DFTC測試流程中,將獲得①建立缺省的測試參數(shù);②執(zhí)行測試編譯;③檢查掃描路徑;④在塊中插入掃描鏈;⑤在DFTC中預(yù)估故障覆蓋率。
   3、 在大多數(shù)ASIC設(shè)計(jì)中,提高邏輯電路的可測性以及如何改善,如內(nèi)部時(shí)鐘、異步置位或復(fù)位信號等。
   4、 提高邏輯電路的測試覆蓋率,如內(nèi)部或外部三態(tài)總線、雙向插腳、嵌入式存貯塊等。
   5、 了解作為邏輯設(shè)計(jì)的另一方面的掃描路徑插入,及如何管理復(fù)雜的設(shè)計(jì),如自頂向下和自底向上方法、掃描鏈數(shù)和測試時(shí)間等。
   6、 了解轉(zhuǎn)出一個(gè)設(shè)計(jì)到TetraMAX的關(guān)鍵步驟及測試協(xié)議文件所包含的信息等。

●????????? 課程安排
    
第一部分
    1、 Understanding Scan Testing
     2、 Baseline DFTC Flow
     第二部分
    3、 DFT for General Logic
     4、 DFT for "Test-Resistant"Logic
     5、 How to Insert Scan Paths
     第三部分
  
  6、 Exporting to TetraMAX
     7、 Using TetraMax ATPG
     8、 Wrap-Up:Testing the SOC
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.(2014年7月11).................................................................................Python培訓(xùn)課程 AMESIM模擬分析培訓(xùn) 歐姆龍PLC培訓(xùn)課程 CAE模擬分析培訓(xùn)課程 機(jī)械應(yīng)力模擬分析培訓(xùn) 集成電路培訓(xùn) 有限元模擬分析培訓(xùn) Abaqus模擬分析培訓(xùn) Simulink建模仿真培訓(xùn) Ansys Workbench模擬培訓(xùn) FPGA課程 Labview培訓(xùn)課程 R語言醫(yī)藥培訓(xùn)課程 機(jī)器視覺培訓(xùn) PLC培訓(xùn)課程 Vision Pro培訓(xùn)課程 信號采集分析培訓(xùn) 集成電路設(shè)計(jì)培訓(xùn) 散熱模擬分析培訓(xùn) Abaqus模擬培訓(xùn) Matlab建模仿真培訓(xùn) Ansys Workbench模擬培訓(xùn) R語言大數(shù)據(jù)分析培訓(xùn)課程 工業(yè)機(jī)器人分析培訓(xùn) 生產(chǎn)線模擬分析培訓(xùn)課程 運(yùn)動(dòng)控制培訓(xùn) PLC培訓(xùn)課程 APD SiP培訓(xùn)課程 電機(jī)控制培訓(xùn) 集成電路培訓(xùn) 散熱模擬分析培訓(xùn) 數(shù)字電源培訓(xùn) Matlab數(shù)學(xué)建模仿真培訓(xùn) Ansys Workbench模擬培訓(xùn) R語言培訓(xùn)課程 數(shù)字逆變器設(shè)計(jì)培訓(xùn) R語言神經(jīng)網(wǎng)絡(luò)培訓(xùn)課程 AMESIM模擬分析培訓(xùn) PLC培訓(xùn)課程 APD SiP培訓(xùn)課程 工業(yè)設(shè)計(jì)模擬分析培訓(xùn) 集成電路培訓(xùn) 散熱模擬分析培訓(xùn) Abaqus熱處理模擬培訓(xùn) Matlab建模仿真培訓(xùn) Ansys Workbench模擬培訓(xùn) R語言大數(shù)據(jù)統(tǒng)計(jì)分析培訓(xùn)課程 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